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    • 专利摘要:
    DieErfindung bezieht sich auf eine integrierte Schaltung mit M erstenAnschlüssen(D1 bis D3) und N zweiten Anschlüssen(DQ1, DQ2), wobei M und N positive ganze Zahlen sind und M > N > 1 gilt, und auf ein zugehöriges Schnittstellenverfahren.Erfindungsgemäß sind einerster und/oder ein zweiter Konverter (210, 220) vorgesehen, wobeider erste Konverter (210) M auf einem A-Pegel basierende Eingabesignale(D1 bis D3) von den M ersten Anschlüssen empfängt und die AM-Werte,die durch die M auf dem A-Pegel basierenden Eingabesignale repräsentiertwerden, in andere Werte codiert, die auf einem K-Pegel basierenund von N auf dem K-Pegel basierenden Ausgangssignalen repräsentiertwerden, und die N Ausgabesignale an die N zweiten Anschlüsse (DQ1,DQ2) ausgibt, wobei A und K positive Zahlen sind und K > A > 1 gilt, und wobei der zweiter Konverter(220) N auf einem K-Pegel basierende Eingabesignale (DQ1, DQ2) vonden N ersten Anschlüssenempfängtund die Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1,DQ2) repräsentiertwerden, in AM andere Werte, die von M aufeinem A-Pegel basierenden Ausgabesignalen repräsentiert werden, decodiert,und die M Ausgabesignale an die M zweiten Anschlüsse (D1 bis D3) ausgibt.Verwendungz. B. fürHalbleiterspeicherbausteine.
    公开号:DE102004006456A1
    申请号:DE200410006456
    申请日:2004-02-04
    公开日:2004-11-11
    发明作者:Seong-Jin Seongnam Jang
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C11-417
    专利说明:
    [0001] DieErfindung betrifft eine integrierte Schaltung und ein zugehöriges Schnittstellenverfahren.
    [0002] Grundsätzlich istes erstrebenswert, die Bandbreite für Datenübertragungen an einer Eingabe-/Ausgabeschnittstelle,die nachfolgend auch als E/A-Schnittstelle bezeichnet wird, für einenintegrierten Schaltungsbaustein zu erhöhen, der nachfolgend auch alsIC-Baustein bezeichnet wird. Unglücklicherweise ist jedoch jedeErhöhungder Übertragungsbandbreitemit einem Anstieg der Datenanschlüsse des IC-Bausteins verbunden.Eine größere Anzahl vonDatenanschlüssenführt jedochzu einer größeren Bausteinfläche underhöhtzudem den Energieverbrauch und das energiebezogene Rauschen.
    [0003] 1 zeigt ein Blockschaltbildeines herkömmlichenSpeicherbausteins 100. Adressensignale ADDR1 bis ADDRiwerden vorübergehendin einem Adressenpuffer 10 gespeichert und ein TaktsignalCLK sowie externe Befehlssignale /CS, /RAS, /CAS und /WE werdenan einen Be fehlsdecoder 20 angelegt. Zeitlich abgestimmtmit dem Taktsignal CLK decodiert der Befehlsdecoder 20 dieexternen Befehlssignale in interne Befehlssignale PR, PC, PREADund PWRITE. In Reaktion auf das interne Befehlssignal PR wählt einZeilendecoder 30 eine oder mehrere Zeilen eines Speicherzellenfeldes 50 gemäß einerim Adressenpuffer 10 gespeicherten Adresse aus. Entsprechendwählt einSpaltendecoder 40 in Reaktion auf das interne BefehlssignalPC eine oder mehrere Spalten des Speicherzellenfeldes 50 gemäß einerim Adressenpuffer 10 gespeicherten Adresse aus. Durch dieinternen Befehlssignale PWRITE bzw. PREAD wird gesteuert, ob Datenin das Speicherzellenfeld 50 geschrieben oder aus diesemgelesen werden. Daten, die aus dem Speicherzellenfeld 50 gelesenwerden, werden übereine E/A-Schnittstellenschaltung 55 geführt und an Datenanschlüsse DQ1bis DQn angelegt. Daten, die in das Speicherzellenfeld 50 geschriebenwerden, werden von den Datenanschlüssen DQ1 bis DQn über die E/A-Schnittstelle 55 empfangen.
    [0004] 2 zeigt ein detailliertesBlockdiagramm der E/A-Schnittstelle 55 aus 1. Im Falle eines Lesevorgangs wird einerstes Bit DATA1 einer parallelen n-Bit-Datenausgabe temporär in einemAusgabepuffer 55-1 gespeichert und dann an den DatenanschlussDQ1 angelegt. Analog werden ein zweites und ein drittes Bit DATA2bzw. DATA3 der parallelen n-Bit-Datenausgabetemporärin Datenausgabepuffern 55-3 bzw. 55-5 gespeichertund dann an die DatenanschlüsseDQ2 bzw. DQ3 angelegt. Die verbleibenden Bits der parallelen n-Bit-Datenausgabewerden in gleicher Weise in nicht dargestellten n-3 Ausgabepufferntemporärgespeichert und dann an die Datenanschlüsse DQ4 bis DQn aus 1 angelegt.
    [0005] ImFalle eines Schreibvorgangs wird ein erstes, am Datenanschluss DQ1anliegendes Bit einer parallelen n-Bit-Dateneingabe temporär in einem Eingabepuffer 55-2 gespeichertund dann als Signal DATA1 an das Speicherzellenfeld 50 angelegt.In gleicher Weise werden ein zweites und ein drittes, an den Datenanschlüssen DQ2bzw. DQ3 anliegendes Bit temporärin Eingabepuffern 55-4 bzw. 55-6 gespeichert unddann als Signal DATA2 bzw. DATA3 an das Speicherzellenfeld 50 angelegt.Die verbleibenden, an den Datenanschlüssen DQ4 bis DQn anliegendenBits der parallelen n-Bit-Dateneingabe werden in gleicher Weisein nicht dargestellten n-3 Eingabepuffern temporär gespeichert und dann an das Speicherzellenfeld 50 angelegt.
    [0006] DieDaten DATA1, DATA2 etc. sind entsprechend ihrem Spannungspegel aufeinem logisch hohen Pegel H oder auf einem logisch niedrigen Pegel L. 3 ist ein schematischesDiagramm zur Erläuterungdes Zweipegelsignalisierungsschemas der herkömmlichen E/A-Schnittstelle.Ist die Spannung der Eingabedaten größer als eine Referenzspannung REF,dann werden die Eingabedaten als auf einem logisch hohen Pegel VIHliegend angesehen. Ist der Spannungspegel der Ausgabedaten größer alsdie Referenzspannung REF, dann werden die Ausgabedaten als auf einemlogisch hohen Pegel VON liegend angesehen. Andererseits werden dieEingabedaten als auf einem logisch niedrigen Pegel VIL liegend angesehen,wenn der Spannungspegel der Eingabedaten kleiner als die Referenzspannungist. Ist der Spannungspegel der Ausgabedaten kleiner als die ReferenzspannungREF, dann werden die Ausgabedaten als auf einem logisch niedrigenPegel VOL liegend angesehen.
    [0007] Imoben beschriebenen herkömmlichenBaustein ist die Anzahl der Datenanschlüsse DQ1 bis DQn gleich derAnzahl von Bits der parallel aus dem Speicherzellenfeld ausgelesenenoder in selbiges eingelesenen Daten. Daher resultiert jede Erhöhung derBitanzahl der Datenübertragungsrateder E/A-Schnittstelle in einer Erhöhung der Datenanschlüsse um diegleiche Anzahl. Wie bereits ausgeführt wurde, bedeutet eine zusätzlicheAnzahl von Datenanschlüsseneine Vergrößerung derBau steinflächeund außerdemeine Erhöhungdes Energieverbrauchs und von energiebezogenem Rauschen.
    [0008] Esist Aufgabe der Erfindung, eine integrierte Schaltung zur Verfügung zustellen, welche die oben genannten Probleme wenigstens teilweisevermeidet, und ein zugehörigesSchnittstellenverfahren anzugeben.
    [0009] DieErfindung löstdiese Aufgabe durch eine integrierte Schaltung mit den Merkmalendes Patentanspruchs 1, 3 oder 13 sowie durch ein Schnittstellenverfahrenmit den Merkmalen des Patentanspruchs 18 oder 19.
    [0010] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0011] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispielsind in den Zeichnungen dargestellt. Es zeigen:
    [0012] 1 ein Blockschaltbild einesherkömmlichenSpeicherbausteins;
    [0013] 2 ein Blockschaltbild einerE/A-Schnittstelle des herkömmlichenSpeicherbausteins aus 1;
    [0014] 3 ein schematisches Diagrammzur Erläuterungeines Zweipegelsignalisierungsschemas der herkömmlichen E/A-Schnittstelleaus 2;
    [0015] 4 ein Blockschaltbild einererfindungsgemäßen E/A-Schnittstelle;
    [0016] 5 ein Blockschaltbild einesSpeicherbausteins mit der erfindungsgemäßen E/A-Schnittstelle aus 4;
    [0017] 6 ein Blockschaltbild einesBit-Konverters der erfindungsgemäßen E/A-Schnittstelleaus 4;
    [0018] 7 ein schematisches Diagrammzur Erläuterungeines Dreipegelsignalisierungsschemas der erfindungsgemäßen E/A-Schnittstelle;
    [0019] 8 ein Blockschaltbild einesCodierers und Ausgabepuffers des Bit-Konverters von 6;
    [0020] 9 ein Blockschaltbild einesEingabepuffers und Decodierers des Bit-Konverters von 6;
    [0021] 10 ein Blockschaltbild einerweiteren erfindungsgemäßen E/A-Schnittstelle;
    [0022] 11 eine Tabelle der logischenEingabe- und Ausgabezuständedes Codierers und Ausgabepuffers aus 8;und
    [0023] 12 eine Tabelle der logischenEingabe- und Ausgabezuständedes Eingabepuffers und Decodierers aus 9.
    [0024] 4 zeigt ein Blockschaltbildeiner erfindungsgemäßen E/A-Schnittstelle 200,die einen Konverter 210 umfasst, der eine Anzahl M vonauf einem A-Pegel basierenden Eingabesignalen DATA1, DATA2, DATA3von M ersten Anschlüssenempfängt undjeden von AM Werten, die durch die M aufeinem A-Pegel basierenden Eingabesignale repräsentiert werden, in einen anderenWert kodiert, der auf einem K-Pegel basiert, so dass die Werte durcheine Anzahl N von auf dem K-Pegel ba sierenden Ausgabesignalen repräsentiertwerden. Der Konverter 210 gibt die N auf dem K-Pegel basierendenAusgabesignale dann an N zweite Anschlüsse DQ1 bzw. DQ2 aus. Hierbeiist M > N und K > A > 1 und M, N, K und A sind jeweils positiveganze Zahlen.
    [0025] ImAusführungsbeispielaus 4 ist M = 3 undA = 2 und entsprechend basieren die Daten DATA1, DATA2 und DATA3auf einem Zweipegelsignal, d.h. auf einem Binärsignal, und werden an je einemvon drei Eingabeanschlüssendes Konverters 210 empfangen. Im dargestellten Ausführungsbeispielist N = 2 und K = 3 und entsprechend sind die Ausgabesignale desKonverters 210 zwei Dreipegelsignale, die an die Ausgabeanschlüsse DQ1und DQ2 angelegt werden. In anderen Worten ausgedrückt, istder Konverter 210 aus 4 ein23-Bit zu 32-BitKonverter mit drei binärenEingabesignalen und zwei ternärenAusgabesignalen.
    [0026] DieE/A-Schnittstelle aus 4 umfasstaußerdemeinen Konverter 220, der N auf dem K-Pegel basierende Eingabesignalevon den N ersten AnschlüssenDQ1 bzw. DQ2 empfängtund jeden der auf dem K-Pegel basierenden Werte, die durch die N aufdem K-Pegel basierenden Eingabesignale repräsentiert werden, in einen anderenvon AM Werten der M auf dem A-Pegel basierendenAusgabesignale DATA1, DATA2, DATA3 decodiert. Der Konverter 220 gibtdann M auf dem A-Pegel basierende Ausgabesignal an je einen derM zweiten Anschlüsseaus. Wie vorher ist M > Nund K > A > 1 und M, N, K undA sind alles positive ganze Zahlen.
    [0027] ImAusführungsbeispielaus 4 ist, wie gesagt,N = 2 und K = 3 und entsprechend sind die Eingabesignale des Konverters 220 zweiDreipegelsignale, die von den Anschlüssen DQ1 und DQ2 empfangenwerden. In diesem Beispiel sind außerdem M = 3 und A = 2 undentsprechend basieren die Daten DATA1, DATA2 und DATA3 auf Zweipegelsignalen,die an je einem der drei Anschlüssedes Konverters 210 ausgegeben wer den. In anderen Worten ausgedrückt, istder Konverter 220 aus 4 ein 32-Bit zu 23-Bit Konvertermit zwei ternärenEingabesignalen und drei binärenAusgabesignalen.
    [0028] DieZweipegelsignalisierung, d.h. A = 2, wurde bereits in Verbindungmit 3 beschrieben. Die Dreipegelsignalisierung,d.h. K = 3, ist in 7 inBezug auf Eingabedaten dargestellt, wobei Ausgabedaten auf die gleicheWeise unterschieden werden. Ist der Spannungspegel der Eingabedatengrößer als eineReferenzspannung REF1, dann werden die Eingabedaten als auf einemlogisch hohen Pegel VIH liegend angesehen. Ist der Spannungspegelder Eingabedaten niedriger als die Referenzspannung REF1 und größer alseine Referenzspannung REF2, dann werden die Eingabedaten als aufeinem logisch mittleren Pegel VIM liegend angesehen. Ist der Spannungspegelder Eingabedaten kleiner als die Referenzspannung REF2, dann werdendie Eingabedaten als auf einem logisch niedrigen Pegel VIL liegendangesehen. Daraus wird deutlich, dass jedes Bit der Mehrfachpegelsignalisierungaus 7 mehr Informationenals jedes der Zweipegelsignalisierung aus 3 beinhaltet.
    [0029] 6 zeigt eine detaillierteAusführungder E/A-Schnittstelle aus 4.Wie aus 6 ersichtlichist, ist die E/A-Schnittstelle im Wesentlichen aus einer Codierer-und Decodiererschaltung 70 und einer Eingabe-/Ausgabeschaltung 60 aufgebaut.
    [0030] Insbesondereumfasst der Konverter 210 der E/A-Schnittstelle einen Codierer 71,der M auf dem A-Pegel basierende Eingabesignale empfängt und wenigstensM + 1 codierte Signale ausgibt, und Ausgabepuffer 61, 63,welche die wenigstens M + 1 codierten Signale empfangen und N aufdem K-Pegel basierende Ausgabesignale ausgeben.
    [0031] Wievorher, zeigt das Ausführungsbeispiel aus 6 den Fall, in dem N = 2,K = 3, M = 3 und A = 2 ist. Entsprechend empfängt der Codierer 71 drei (M)interne Datensignale D1, D1 und D3 mit Binärpegel und codiert die empfangenenDaten in vier (M + 1) Datensignale DO1, DO2 und DO3, DO4 mit Binärpegel.Die Datensignale DO1 und DO2 werden an den Ausgabepuffer 61 angelegt,der diese Signale in ein Signal mit Ternärpegel konvertiert und an denAnschluss DQ1 anlegt. Die Datensignale DO3 und DO4 werden an denAusgabepuffer 63 angelegt, der diese Signale in ein Signalmit Ternärpegelkonvertiert und an den Anschluss DQ2 anlegt. Es ist zu beachten, dassdie drei Datensignale D1, D2 und D3 mit dem Binärpegel insgesamt 23 =8 möglicheZuständeeinnehmen können,währenddie zwei Datensignale an den Anschlüssen DQ1 und DQ2 mit dem Dreifachpegel32 = 9 möglicheZuständeeinnehmen können. Daherkönnendie binärenDaten D1, D2 und D3 als ternäreDaten an den AnschlüssenDQ1 und DQ2 codiert werden.
    [0032] Wieaus 6 weiter ersichtlichist, umfasst der Konverter 220 der E/A-Schnittstelle Eingabepuffer 62, 64,die N Eingabesignale, die auf einem K-Pegel basieren, empfangenund wenigstens M + 1 codiere Signale ausgeben, und einen Decoder 72,der die wenigstens M + 1 codierten Signale empfängt und die M auf dem A-Pegelbasierenden Ausgabesignale ausgibt.
    [0033] Auchhier ist der Fall gezeigt, dass N = 2, K = 3, M = 3 und A = 2 ist.Die Eingabepuffer 62 bzw. 64 empfangen zwei (N)auf dem ternärenPegel basierende Eingabesignale von den Anschlüssen DQ1 und DQ2. Der Eingabepuffer 62 konvertiertdas ternäreEingabesignal am Anschluss DQ1 in binäre Signale D11 und D12 undder Eingabepuffer 64 konvertiert das ternäre Eingabesignalam Anschluss DQ2 in binäreSignale D13 und D14. Daher werden die zwei (N) dreifachen Signale(DQ1, DQ2) in vier (M + 1) binäreSignale (D11, D12, D13, D14) konvertiert. Diese vier binären Signa lewerden dann durch den Decoder 72 in drei (M) Signale D1,D2 und D3 mit einem Zweifachpegel decodiert.
    [0034] 5 zeigt ein Blockschaltbildeines Speicherbausteins 300 mit einer erfindungsgemäßen E/A-Schnittstelle.Der Adressenpuffer 10, der Befehlsdecoder 30,der Spaltendecoder 40 und das Speicherzellenfeld 50 arbeitenauf die gleiche Weise wie beim herkömmlichen Baustein aus 1. Deshalb wird, um unnötige Wiederholungenzu vermeiden, auf die entsprechenden obigen Ausführungen verwiesen.
    [0035] ImSpeicherbaustein aus 5 istdie erfindungsgemäße E/A-Schnittstelle 200 zwischendem Speicherzellenfeld und den Datenanschlüssen DQ1 bis DQk angeordnet.Wie oben im Zusammenhang mit 6 bereitsausgeführtwurde, umfasst eine vorteilhafte Realisierung der E/A-Schnittstelle 200 eine Codierer-/Decodiererschaltung 70 undeine Eingabe-/Ausgabepufterschaltung 60. Bei diesem Ausführungsbeispielwerden währendeines Lesevorgangs Daten (DATA) in Form eines binären parallelen n-Bit-Ausgabesignalsvom Speicherzellenfeld 50 an die E/A-Schnittstelle 200 übertragen.Es werden immer drei Bits des n-Bit-Ausgabesignalsin zwei ternäreSignale codiert, die jeweils an zwei der Datenanschlüsse DQ1und DQk angelegt werden. Daher entspricht die Anzahl k der Datenanschlüsse zweiDritteln der Anzahl n der Ausgabebits vom Speicherzellenfeld 50.Deshalb wird deutlich, dass ein Drittel weniger Datenanschlüsse alsbei der herkömmlichen Anordnungbenötigtwerden. Diese nicht benötigten Datenanschlüsse sindin 6 als Anschlüsse PIN1 bisPINj bezeichnet und stehen anderen Anwendungen zur Verfügung.
    [0036] 8 zeigt ein detailliertesAusführungsbeispieldes Codierers 71 und der Ausgabepuffer 61 und 63 aus 6 und 11 zeigt eine logische Codiertabellezur Erklärungder Vorgängein der Schaltung aus 8.Der Codierer 71 empfängtbinäreEingabedaten D1, D2 und D3 und ist mit logischen Schaltungen zumCodieren der binärenEingabedaten in binärcodierte Daten DO1, DO2, DO3 und DO4 ausgestattet. Im dargestelltenAusführungsbeispielumfasst der Codierer 71 zwei NOR-Gatter NR1 und NR2, NAND-GatterND1 und ND2, UND-Gatter AND1 bis AND3, ODER-Gatter OR1 und OR2 undInverter I1 und I2, die wie in 8 dargestelltmiteinander verbunden sind.
    [0037] DerZusammenhang zwischen den binären EingabedatenD1, D2, D3 und den binärcodierten Daten DO1, DO2, DO3, DO4 ist in der Tabelle aus 11 dargestellt. Beispielsweisenehmen fürden Fall, dass die Eingabedaten den Wert „011" haben, die codierten Daten den Wert „0100" an.
    [0038] Diecodierten Daten DO1 und DO2 werden an den Ausgabepuffer 61 angelegt,der die codierten Daten zum Anlegen an den Anschluss DQ1 in einternäresSignal konvertiert. Im dargestellten Ausführungsbeispiel ist der Ausgabepuffer 61 miteinem Transistor P1 vom p-Typ und mit einem Transistor N1 vom n-Typausgerüstet.Das binärcodierte Signal DO1 wird an einen Gateanschluss des Transistors P1angelegt und das binärcodierte Signal DO2 wird an einen Gateanschluss des TransistorsN1 angelegt. Zur einfacheren Erläuterungwird angenommen, dass die Transistoren P1 und N1 ideale Transistoren mitden gleichen Stromführungseigenschaftensind. Unter diesen Voraussetzungen ist das Ausgabesignal des Puffers 61 eineSpannung VSS mit einem niedrigen Pegel, wenn beide Signale DO1 undDO2 auf einem hohen Pegel sind, eine Spannung VDD/2 mit einem mittlerenPegel, wenn das Signal DO1 auf einem niedrigen Pegel und das SignalDO2 auf einem hohen Pegel ist, und eine Spannung VDD mit einem hohenPegel, wenn beide Signale DO1 und DO2 auf einem niedrigen Pegelsind. Dies ist den Spalten DO1, DO2 und DQ1 der Tabelle aus 11 dargestellt, wobei derWert 0 dem niedrigen Pegel, der Wert 1 dem hohen Pegel und der WertM dem mittleren Pegel entspricht.
    [0039] ZumKonvertieren der binärenSignale DO3 und DO4 in ein ternäresSignal fürden Anschluss DQ2 funktioniert der Puffer 63 auf die gleicheWeise.
    [0040] Deshalbarbeiten der Codierer 71 und die Ausgabepuffer 61, 63 derart,wie in der Tabelle aus 11 dargestelltist, um die binärenAusgabedaten D1, D2, D3 in ternäreAusgabedaten zu kodieren, die an die Anschlüsse DQ1 und DQ2 angelegt werden. Sohaben die codierten ternärenAusgabedaten beispielsweise den Wert „M1" fürden Fall, dass die binärenAusgabedaten den Wert „011" haben.
    [0041] 9 zeigt ein detailliertesAusführungsbeispielder Eingabepuffer 62 und 64 aus 6 und 12 zeigteine logische Decodiertabelle zur Erklärung der Vorgänge in derSchaltung aus 9. Wie aus 9 ersichtlich ist, umfasstder Eingabepuffer 62 einen ersten und zweiten Komparator 62-1 und 62-2,die das am Anschluss DQ1 empfangene ternäre Signal mit der ersten undzweiten Referenzspannung REF1 und REF2 vergleichen und das Vergleichsergebnisals binärcodierte Daten D11 und D12 ausgeben. In diesem Beispiel haben, wieaus 12 ersichtlich ist,beide Signale D11 und D12 den Wert „0", wenn das ternäre Signal den Wert „0" hat. Wenn das ternäre Signalden Wert „M" hat, dann hat dasSignal D11 den Wert „0" und das Signal D12 denWert „1", und wenn das ternäre Signalden Wert „1" hat, dann habenbeide Signale D11 und D12 den Wert „1".
    [0042] Derzweite Eingabepuffer 64 ist analog mit Komparatoren 64-1 und 64-2 ausgestattetund gibt binärcodierte Daten D13 und D14 basierend auf dem ternären Signalam Anschluss DQ2 aus.
    [0043] DerDecoder 72 empfängtdie binärcodierten Daten D11, D12, D13 und D14 und ist mit logischen Schaltungenausgestattet, um die binärcodier ten Daten in binärcodierte Daten D1, D2 und D3 zu decodieren. Im dargestellten Ausführungsbeispielumfasst der Decoder 72 vier UND-Gatter AND4 bis AND7, zweiODER-Gatter OR3 und OR4 und vier Inverter I3 bis I6, die wie in 9 dargestellt miteinanderverbunden sind.
    [0044] DerZusammenhang zwischen den binärcodierten Daten D11, D12, D13, D14 und den binär decodierten Daten D1, D2,D3 ist in 12 dargestellt. Soist beispielsweise fürden Fall, dass die codierten Daten den Wert „0100" haben, der Wert der decodierten Daten „100".
    [0045] Daherarbeiten die Eingabepuffer 62, 64 und der Decoder 72 derart,wie in der Tabelle aus 12 dargestelltist, um die ternärenEingabedaten, die an die AnschlüsseDQ1 und DQ2 angelegt werden, in binäre Eingabedaten D1, D2, D3zu decodieren. So ist beispielsweise, wenn die codierten ternären Eingabedatenden Wert „M1" haben, der Wertder binären Eingabedaten „011".
    [0046] 10 zeigt ein Blockschaltbildeiner weiteren erfindungsgemäßen E/A-Schnittstelle. DieSchaltung unterscheidet sich von der Schaltung aus 6 dadurch, dass ein Konzept für eine Anordnungeiner Mehrzahl von AusgabeanschlüssenDQ1 bis DQk dargestellt ist, das nicht auf eine Zweifach-zu-Dreifach-Konvertierungfestgelegt ist. Bei einem Ausgabevorgang werden M Bits von binären Ausgabedaten vonder E/A-Schnittstelleempfangen, die eine Codierer-/Decodiererschaltung 700 undeine Pufferschaltung 600 umfasst. Der Codierer 710 undAusgabepuffer 610-1 bis 610-k codieren die binären Ausgabedatenbasierend auf einem P-Pegel in Ausgabesignale, mit PK ≥ 2M, und legen diese Signale an je einen derAnschlüsseDQ1 bis DQk an. Bei einem Eingabevorgang werden die auf dem P-Pegelbasierenden Eingabesignale an den Anschlüssen DQ1 bis DQk durch Eingabepuffer 620-1 bis 620-k undeinen Decoder 720 in M Bits von binären Eingabedaten decodiert.Es ist zu beachten, dass in diesem Fall von K Anschlüssen DQ1bis DQK Sätzevon Eingabe-/Ausgabepuffern zur Verfügung gestellt werden.
    [0047] Diein den Zeichnungen und in der Beschreibung beschriebenen bevorzugtenAusführungsformender Erfindung schränkendiese somit nicht auf die Zweifach-zu-Dreifach-Konvertierung ein.Zudem kann die in 5 dargestellteE/A-Schnittstelle auch zwischen dem Befehlsdecoder 20 undBefehlsanschlüssendes Speicherbausteins 300 und/oder zwischen dem Adressenpuffer 10 undAdressenanschlüssenangeordnet sein.
    权利要求:
    Claims (24)
    [1] Integrierte Schaltung mit – einerAnzahl M von ersten Anschlüssen(D1 bis D3) und einer Anzahl N von zweiten Anschlüssen (DQ1, DQ2),wobei M und N positive ganze Zahlen sind, und M > N > 1gilt; gekennzeichnet durch – einen codierenden Konverter(210), der M auf einem A-Pegel basierende Eingabesignale(D1 bis D3) von den M ersten Anschlüssen empfängt und jeden von AM Werten, die durch die M auf dem A-Pegelbasierenden Eingabesignalen repräsentiertwerden, in einen anderen Wert codiert, wobei diese anderen Werteauf einem K-Pegel basieren und durch N auf dem K-Pegel basierenden Ausgabesignalen repräsentiertwerden, und der die N auf dem K-Pegel basierenden Ausgabesignalean je einen der N zweiten Anschlüsse(DQ1, DQ2) ausgibt, wobei A und K positive ganze Zahlen sind undK > A > 1 gilt.
    [2] Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet,dass der codierende Konverter (210) folgende Elemente umfasst: – einenCodierer (71 ), der die M auf dem A-Pegel basierenden Eingabesignale(D1 bis D3) empfängtund wenigstens M + 1 codierte Signale (DO1 bis DO4 ausgibt, und – einenAusgabepuffer (61), der die wenigstens M + 1 codiertenSignale (DO1 bis DO4) empfängtund die N auf dem K-Pegel basierenden Ausgabesignale (DQ1, DQ2)ausgibt.
    [3] Integrierte Schaltung mit – einer Anzahl N von zweitenAnschlüssen(DQ1, DQ2) und einer Anzahl M von ersten Anschlüssen (D1 bis D3), wobei M undN positive ganze Zahlen sind und M > N > 1gilt; gekennzeichnet durch – einen decodierenden Konverter(220), der N auf einem K-Pegel basierende Eingabesignale(DQ1, DQ2) von den N zweiten Anschlüssen empfängt und die auf dem K-Pegelbasierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen (DQ1,DQ2) repräsentiertwerden, in jeweils einen anderen von AM Wertenvon M auf einem A-Pegel basierenden Ausgabesignalen decodiert unddie M auf dem A-Pegel basierenden Ausgabesignale an je einen derM ersten Anschlüsse(D1 bis D3) ausgibt, wobei A und K positive ganze Zahlen sind undK > A > 1 gilt.
    [4] Integrierte Schaltung nach Anspruch 1 oder 2, gekennzeichnetdurch – einendecodierenden Konverter (220), der N auf einem K-Pegelbasierende Eingabesignale (DQ1, DQ2) von den N zweiten Anschlüssen empfängt und dieauf dem K-Pegel basierenden Werte, die von den N auf dem K-Pegelbasierenden Eingabesignalen (DQ1, DQ2) repräsentiert werden, in jeweilseinen anderen von AM Werten von M auf einemA-Pegel basierenden Ausgabesignalen decodiert und die M auf demA-Pegel basierenden Ausgabesignale an je einen der M ersten Anschlüsse (D1bis D3) ausgibt.
    [5] Integrierte Schaltung nach Anspruch 3 oder 4, dadurchgekennzeichnet, dass der decodierende Konverter (220) folgendeElemente umfasst: – einenEingabepuffer (62) der die N auf dem K-Pegel basierendenEingabesignale (DQ1, DQ2) empfängt undwenigstens M + 1 codierte Signale (D11 bis D14) ausgibt, und – einenDecoder (72), der die wenigstens M + 1 codierten Signale(D11 bis D14) empfängtund die M auf dem A-Pegel basierenden Ausgabesignale (D1 bis D3)ausgibt.
    [6] Integrierte Schaltung nach einem der Ansprüche 1 bis5, dadurch gekennzeichnet, dass die N Anschlüsse als Anschlusspins ausgeführt sind.
    [7] Integrierte Schaltung nach einem der Ansprüche 1 bis6, gekennzeichnet durch ein Speicherzellenfeld (50), dasmit den M Anschlüssengekoppelt ist, wobei die N Anschlüsse Datenanschlüsse sind.
    [8] Integrierte Schaltung nach einem der Ansprüche 1 bis6, gekennzeichnet durch ein Speicherzellenfeld (50) undeinen Adressenpuffer (10), der mit dem Speicherzellenfeld(50) gekoppelt ist, wobei die M Anschlüsse mit dem Adressenpuffer(10) gekoppelt sind und die N Anschlüsse Adressenanschlüsse sind.
    [9] Integrierte Schaltung nach einem der Ansprüche 1 bis6, gekennzeichnet durch ein Speicherzellenfeld (50) sowieund einen Befehlsdecoder (20), der mit dem Speicherzellenfeld(50) gekoppelt ist, wobei die M Anschlüsse mit dem Befehlsdecoder (20)gekoppelt sind und die N AnschlüsseBefehlsanschlüssesind.
    [10] Integrierte Schaltung nach einem der Ansprüche 1 bis6, gekennzeichnet durch ein Speicherzellenfeld (50) sowieeinen Befehlsdecoder (20) und einen Adressenpuffer (10),die mit dem Speicherzellenfeld (50) gekoppelt sind, wobeidie M Anschlüssemit dem Speicherzellenfeld (50) und/oder dem Adressenpuffer(10) und/oder dem Befehlsdecoder (20) gekoppeltsind und die N Anschlüssemit Datenanschlüssenund/oder Befehlsanschlüssenund/oder Adressenanschlüssengekoppelt sind.
    [11] Integrierte Schaltung nach einem der Ansprüche 1 bis10, dadurch gekennzeichnet, dass A = 2 ist.
    [12] Integrierte Schaltung nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass M = 3, N = 2 und K = 3 ist.
    [13] Integrierte Schaltung mit – einem Speicherbaustein (300)mit einem Speicherzellenfeld (50), einem Adressenpuffer(10) und einem Befehlsdecoder (20) und – einerMehrzahl von Anschlusspins, gekennzeichnet durch – eine Schnittstellenschaltung(200), die zwischen dem Speicherbaustein (50)und der Mehrzahl der Anschlusspins eingeschleift ist und folgendeElemente umfasst: a) einen ersten Konverter (210),der drei Ausgabesignale (D1, D2, D3) mit einem binären Pegelvon drei zugehörigenSignalleitungen des Speicherbausteins (50) empfängt, jedender acht Werte, die durch die drei binären Ausgabesignale (D1 bisD3) repräsentiertwerden, in einen ternärenWert codiert, der durch zwei Ausgabesignale (DQ1, DQ2) mit einemternären Pegelrepräsentiertwird, und der die beiden Ausgabesignale (DQ1, DQ2) mit dem ternären Pegelan zwei der Mehrzahl von Anschlusspins ausgibt, und b) einenzweiten Konverter (220), der zwei Eingabesignale (DQ1,DQ2) mit einem ternärenPegel von zwei Anschlusspins der Mehrzahl von Anschlusspins empfängt, jedender ternärenWerte, die von den beiden Eingabesignalen (DQ1, DQ2) mit einen ternären Pegelrepräsentiertwerden, in einen anderen von acht Werten decodiert, die durch dreiEingabe signale (D1, D2, D3) mit einem binären Pegel repräsentiert werden,und der die drei Eingabesignale (D1, D2, D3) mit dem binären Pegelan drei Signalleitungen des Speicherbausteins (50) ausgibt.
    [14] Integrierte Schaltung nach Anspruch 13, dadurchgekennzeichnet, dass die Schnittstellenschaltung (200)zwischen dem Speicherzellenfeld (50) und der Mehrzahl vonAnschlusspins eingeschleift ist, die als Datenanschlüsse ausgeführt sind.
    [15] Integrierte Schaltung nach Anspruch 13, dadurchgekennzeichnet, dass die Schnittstellenschaltung (200)zwischen dem Adressenpuffer (10) und der Mehrzahl von Anschlusspinseingeschleift ist, die als Adressenanschlüsse ausgeführt sind.
    [16] Integrierte Schaltung nach Anspruch 13, dadurchgekennzeichnet, dass die Schnittstellenschaltung (200)zwischen dem Befehlsdecoder (20) und der Mehrzahl von Anschlusspinseingeschleift ist, die als Befehlsanschlüsse ausgeführt sind.
    [17] Integrierte Schaltung nach einem der Ansprüche 13 bis16, dadurch gekennzeichnet, dass – der erste Konverter (210)folgende Elemente umfasst: i) einen Codierer (71),der die drei Ausgabesignale (D1 bis D3) mit dem binären Pegelempfängtund wenigstens vier codierte Signale (DO1 bis DO4) ausgibt, und ii)einen Ausgabepuffer (60), der die wenigstens vier codiertenSignale (DO1 bis DO4) empfängtund die zwei Ausgabesignale (DQ1, DQ2) mit ternärem Pegel ausgibt, und – der zweiteKonverter (220) folgende Elemente umfasst: i) einenEingabepuffer (60), der zwei Eingabesignale (DQ1, DQ2)mit ternäremPegel empfängtund wenigstens vier codierte Signale (D11 bis D14) ausgibt, und ii)einen Decoder (72), der die wenigstens vier codierten Signale(D11 bis D14) empfängtund die drei Eingabesignale (D1 bis D3) mit dem binären Pegelausgibt.
    [18] Schnittstellenverfahren für eine interne Schaltung einesintegrierten Schaltungsbausteins mit Ausgabeanschlüssen (DQ1,DQ2), gekennzeichnet durch folgende Schritte: – Empfangeneiner Anzahl M von auf einem A-Pegel basierenden Ausgabesignalenan M Anschlüssen derinternen Schaltung; – Codierenjedes von AM Werten, die durch die M auf demA-Pegel basierendenAusgabesignale repräsentiertwerden, in andere Werte, die auf einem K-Pegel basieren und durcheine Anzahl N von auf dem K-Pegel basierenden Ausgabesignalen repräsentiertwerden, und – Ausgebender N auf dem K-Pegel basierenden Ausgabesignale an N Anschlüssen (DQ1,DQ2) des integrierten Schaltungsbausteins, – wobei M, N, A und K positiveganze Zahlen sind und M > N > 1 sowie K > A > 1 gilt.
    [19] Schnittstellenverfahren für eine interne Schaltung einesintegrierten Schaltungsbausteins mit Eingabeanschlüssen (D1,D2, D3), gekennzeichnet durch folgende Schritte: – Empfangeneiner Anzahl N von auf einem K-Pegel basierenden Eingabesignalen(DQ1, DQ2) an N Eingabeanschlüssendes integrierten Schaltungsbausteins, – Decodieren der auf dem K-Pegelbasierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen(DQ1, DQ2) repräsentiertwerden, in je einen anderen von AM Wertenvon einer Anzahl M von auf einem A-Pegel basierenden Eingabesignalen und – Ausgebender M auf dem A-Pegel basierenden Eingabesignale an M Anschlüssen (D1bis D3) der internen Schaltung, – wobei M, N, A und K positiveganze Zahlen sind und M > N > 1 sowie K > A > 1 gilt.
    [20] Schnittstellenverfahren nach Anspruch 18, wobeizusätzlichEingabeanschlüssen(D1, D2, D3) beim integrierten Schaltungsbaustein vorhanden sind,gekennzeichnet durch die Schritte: – Empfangen einer Anzahl Nvon auf einem K-Pegel basierenden Eingabesignalen (DQ1, DQ2) anN Anschlüssendes integrierten Schaltungsbausteins, – Decodieren der auf dem K-Pegelbasierenden Werte, die von den N auf dem K-Pegel basierenden Eingabesignalen(DQ1, DQ2) repräsentiertwerden, in je einen anderen von AM Wertenvon M auf einem A-Pegel basierenden Eingabesignalen und – Ausgebender M auf dem A-Pegel basierenden Eingabesignale an M Anschlüssen (D1bis D3) der internen Schaltung.
    [21] Schnittstellenverfahren nach einem der Ansprüche 18 bis20, dadurch gekennzeichnet, dass die N Eingabe- oder Ausgabeanschlüsse alsAnschlusspins des integrierten Schaltungsbausteins ausgeführt sind.
    [22] Schnittstellenverfahren nach einem der Ansprüche 18 bis21, dadurch gekennzeichnet, dass die interne Schaltung ein Speicherzellenfeld(50) ist, wobei die N Eingabe- oder Ausgabeanschlüsse Datenanschlüsse sind.
    [23] Schnittstellenverfahren nach einem der Ansprüche 18 bis22, dadurch gekennzeichnet, dass der integrierte Baustein ein Speicherzellenfeld(50) sowie einen Befehlsdecoder (20) und einenAdressenpuffer (10) umfasst, die mit dem Speicherzellenfeld(50) gekoppelt sind, wobei die interne Schaltung als Speicherzellenfeld(50) und/oder als Adressenpuffer (10) und/oderals Befehlsdecoder (20) ausgeführt ist und die N Eingabe-oder Ausgabeanschlüsseals Datenanschlüsseund/oder Befehlsanschlüsseund/oder Adressenanschlüsseausgeführtsind.
    [24] Schnittstellenverfahren nach einem der Ansprüche 18 bis23, dadurch gekennzeichnet, dass A = 2, M = 3, N = 2 und K = 3 ist.
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    CN1551224A|2004-12-01|
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